Verilog $display用来在哪里输出信息?过程与步骤

调用$display系统函数,会在仿真工具的一个交互窗口显示，还有存在于仿真过程的log文件
比如，我使用仿真工具 modelsim/vcs, 对于modelsim来说，你运行run_simulation后会在左上的那个窗口显示$display内部的信息；对于vcs来说，如果你跑仿真了，那么中途可能就会出现你希望的那些信息，最后在仿真的log里面，会有所有的仿真过程中出现的所有信息

Verilog提供了丰富的系统函数，这为Testbench的编写提供了方便。尤其是IEEE1364-2005，其系统级建模的能力更强。

以前我一般常用到的系统函数只有几个：$readmemb，$readmemh，$display，$fmonitor，$fwrite，$fopen，$fclose等。通常需要对文件作预处理，才能用于Testbench读取。今天又尝试了几个其他的文件输入输出函数，不需要对文件进行预处理，直接使用需要的文件，只对需要的部分进行读取。

$fseek，文件定位，可以从任意点对文件进行操作；

$fscanf，对文件一行进行读写。

不可综合的语言，调试用的吧。顶层函数，目前我都只用，电路图连接。呵呵