EDA设计 时钟

来源：百度知道 编辑：UC知道 时间：2024/05/22 16:00:00
设计一个电路使两个数码管显示1～12的十进制记数,两个数码管显示0～59的六十进制.(时钟显示)
用sel模块实现

写出VHDL语言

祝你成功

这个很简单的啊
我以前就做过
如外部输入是1HZ
那就是1S每一个脉冲
根本就不用模块
直接在进程里可以做出来
可以看看VHDL与CPLD硬件语言描述