峰值保持电路的设计

来源：百度知道 编辑：UC知道 时间：2024/05/22 11:51:45
输入的信号脉冲特征：半高宽为15ns~100ns（可调），峰值电压为1V左右。
要求峰值保持电路响应时间为3~5ns左右，保持精度在1.2%以内，压摆速率越小越好。

和老师讨论过，经A/D转换然后比较的方法不大可行（单片机通用的最高频率也就是100MHz），所以想采用模拟电路的方法。现有的峰值保持电路响应时间往往在50~100ns左右，所以必须重新设计。
望高人指点迷津，或者给一些提示也好，因为刚刚涉入模拟电路这块，很多东西都得从头学起。设计原理、思路方法等等凡是有关的资料都可以发到我邮箱：119344394@qq.com。谢谢了。
补充：输入信号脉冲间隔时间为ms量级

专门有一种集成电路，叫做采样保持电路（数字与模拟混合集成电路），美国AD公司就有，它在一个取样脉冲的触发下，把输入的信号幅度采样下来，变成数字BCD码，由数字电路取走并保存，同时有一个输出保持了刚才的采样幅度。正负信号都可以，你找到芯片后，手册里面都提供参考电路

不是太懂，不过你可以去新华书店看看。（看我多诚实，看在这的面子上给我点分吧，可怜可怜！！！！！！）