UC知道第一个Vhdl程序
来源：百度知道 编辑：UC知道 时间：2024/06/02 01:46:27
library IEEE;
use IEEE.std_logic_1164.all;
ENTITY half_adder IS
PORT(a,b:IN std_logic;
s,co;OUT std_logic);
END half_adder;
ARCHITECTURE h_adder OF half_adder IS
SIGNAL c,d:std_logic;
BEGIN
c<=a OR b;
d<=a OR b;
co<=NOT d;
s<=c AND d;
END h_adder;
可是运行不了 ，大家看一下，错在哪里
use IEEE.std_logic_1164.all;
ENTITY half_adder IS
PORT(a,b:IN std_logic;
s,co;OUT std_logic);
END half_adder;
ARCHITECTURE h_adder OF half_adder IS
SIGNAL c,d:std_logic;
BEGIN
c<=a OR b;
d<=a OR b;
co<=NOT d;
s<=c AND d;
END h_adder;
可是运行不了 ，大家看一下，错在哪里
有问题。要记住，VHDL是并行执行的，所以这里每一句话都是同等地位的，你可以将结构体内容改成如下看看
ARCHITECTURE h_adder OF half_adder IS
SIGNAL c,d:std_logic;
BEGIN
process(a,b,c,d)
begin
c<=a OR b;
d<=a OR b;
co<=NOT d;
s<=c AND d;
end process
END h_adder;