VHDL语言的设计采用什么方法?

一般来说一个VHDL程序都要包含库文件、实体entity、结构architecture三部分，在实体部分定义一个模块的输入输出端口，在结构部分定义该实体输入和输出端口之间的逻辑关系。

接下来就是熟悉程序语法以及代码和硬件结构的对应关系。只有对代码对应的硬件结构有所了解，多注意一些细节，才能编写出一个优秀的程序并综合出一个较好的电路，这和一些高级语言如C等是不同的，并不是能实现了功能就是好的。

这有一篇关于硬件描述代码的文章建议看一下，会有帮助的：http://www.52rd.com/Blog/Detail_RD.Blog_Olive_2492.html

VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点

VHDL实际是对硬件进行描述和设计的

设计什么？还是语言本身的设计？