VHDL语句谁能帮我 解释一下 (在线等~急）

library ieee;
 use ieee.std_logic_1164.all; STD_LOGIC_1164程序包
 use ieee.std_logic_arith.all; std_logic_arith程序包
entity kzq is
port(reset,set_t,start,test,clk,done:in std_logic;
cook,ld_8888,ld_clk,ld_done:out std_logic);
end entity kzq;
architecture art of kzq is
type state_type is(idie,lamp_test,set_clock,timer,done_msg);
signal nxt_state,curr_state:state_type;
begin
process(clk,reset)
begin
if reset='1'then
curr_state<=idie;
elsif clk'event and clk='1'then
curr_state<=nxt_state;
end if;
end process;
process(clk,curr_state,set_t,test,done)is
begin
nxt_state<=idie;
ld_8888<='0';
ld_done<='0';
ld_clk<='0';
case curr_state is
when lamp_test=>ld_8888<='1';cook<='0';
when set_clock=>ld_clk<='1';cook<='0';
when done_msg=>l

这个VHDL语句谁能帮我 解释一下 谁能帮我解释一下这个vb语句? 谁能帮我解释一下asp中的这些语句？ 谁能帮我呀，给我解释一下ASP+ACCESS连接语句 谁能帮我修改一下这个VHDL程序？ 谁能帮我解释一下delphi语句~答辩~急急急~~~ 解释一下语句!! Delphi中利用ActiveX实现matlab的自动化 。谁能帮我解释一下每个语句的含义 谁能帮我解释一下这些ASP语句,越详细越好,解决问题追加分数. VHDL语言中每条语句耗时是多少 ？