UC知道关于vhdl的问题。。
来源：百度知道 编辑：UC知道 时间：2024/05/24 01:03:26
library IEEE;
use IEEE.std_logic_1164.all;
entity diyigevhdl is
port (
a: in STD_LOGIC;
b: in STD_LOGIC;
y: out STD_LOGIC
);
end diyigevhdl;
architecture diyigevhdl_arch of diyigevhdl is
begin
y<= not ( a and b ) ;
end diyigevhdl_arch;这个有什么毛病额？老是不能运行，很简单的命名，就是一个nand呀。。。
use IEEE.std_logic_1164.all;
entity diyigevhdl is
port (
a: in STD_LOGIC;
b: in STD_LOGIC;
y: out STD_LOGIC
);
end diyigevhdl;
architecture diyigevhdl_arch of diyigevhdl is
begin
y<= not ( a and b ) ;
end diyigevhdl_arch;这个有什么毛病额？老是不能运行，很简单的命名，就是一个nand呀。。。
可能楼主遇到了顶层实体未定义这样的报错。假如楼主用的是QuartusII，那么请在Assignment->Settings->General中手动输入你的顶层实体名为diyigevhdl，而不应该是你这段代码的文件名xxx（xxx.vhdl，这是在Files窗口点右键->Set as Top-Level Entity的结果），然后应该就没有问题了。
另外不要取像nand这样的会和关键字冲突的名字。
如果楼主用的别的软件，那么参考上面所说的方法。因为代码实在是没有语法错误。