verilog HDL 和VHDL哪个编程简单点,

来源：百度知道 编辑：UC知道 时间：2024/05/16 09:17:12
我已经学了一段时间VHDL，但是旁边的人都在学verilog，是不是verilog 比VHDL简单一点

lz既然学了一段时间了，想来各种书上关于两种语言的比较也看过不少了吧。

我也是初学者，我个人的感觉是VHDL难学易用，Verilog易学难用。

现在基本上大部分的fabless都用verilog
如果有C基础的话 学习verilog会更简单！
而且仿真器的模型使用verilog 语言