翻译一下这个VHDL程序

来源:百度知道 编辑:UC知道 时间:2024/06/05 18:50:05
请给程序做详细的注释 解释下每句话的意义和用法
不要无聊的引用网站或者没用的话
我只要有真才实学的人来详细解释 我要能自己弄 我就不提问了 同样无知的人请不要回

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_unsigned.all;
ENTITY main IS
PORT
(
clk,FIN : IN STD_LOGIC;
q0,q1,q2,q3 : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
);
END main;
ARCHITECTURE a OF main IS
COMPONENT cnt10
PORT
( clk,rst,en : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC
);
END COMPONENT;
COMPONENT BUFF
PORT( LD : IN STD_LOGIC;
AA : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
BB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);

END COMPONENT;
COMPONENT contrOl
PORT( clk : IN STD_LOGIC;
EN,LD,RST: OUT STD_LOGIC
);
END COMPONENT;
COMPONENT led
port( datain :IN std_logic_vector(3 downto 0);
Dataout :OUT std_logic_vector(6 downto 0)
);
end COMPON

恕在下只是浅薄,个人认为这段代码不全,许多功能根本没有叙述……

上文只有entity实体端口声明……

下文中只描述了四种组件,并把这几种组件互相用电路连接起来,但这些组件内部的的输入输出关系根本就没有用代码描述出来……

所以,只有电路连接方式,而不能实现任何功能……

鄙人只能看出这些,如有错,还望指教……

此段代码用Xilinx的ISE生成的电路连接图是这样的…… 

……那两个也都是我答的……