vhdl程序出错

我写了一段程序 编译出错
ENTITY GO IS
PORT(

DF :IN STD_LOGIC_VECTOR(21 DOWNTO 0);--前参考单元和值
DB :IN STD_LOGIC_VECTOR(21 DOWNTO 0);--后参考单元和值
CLK :IN STD_LOGIC;
VDET :OUT STD_LOGIC_VECTOR(21 DOWNTO 0));
END GO;

ARCHITECTURE RTL OF GO IS
SIGNAL D :STD_LOGIC_VECTOR(25 DOWNTO 0);
BEGIN
--------------------------------------------
PROCESS(CLK)
BEGIN
IF(CLK'EVENT AND CLK='1')THEN
IF(DF>=DB)THEN
VDET<=DF;
ELSE
VDET<=DB;
END IF;
END IF;
END PROCESS;
--------------------------------------------
END RTL;

error: more than one Use Clause imports a declation of simple">="---none of the declations are directly visible
什么意思呢？
编译出错，出错的地方 DF>=DB
出错提示是 error: more than one Use Clause imports a declation of simple">="---none of the declations are directly

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