vhdl中loop语句

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNT IS
PORT (CLK,EN:IN STD_LOGIC;
SMG1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
LB:OUT STD_LOGIC);
END COUNT;
ARCHITECTURE COUNT_ARC OF COUNT IS
SIGNAL LL, Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN
PROCESS(CLK,EN)
BEGIN
LL<="0000";
IF EN='1' THEN
Q1<="0000";
IF CLK'EVENT AND CLK='1' THEN
Q1<=Q1+1;
IF Q1<"0010" THEN LB<='1';
ELSE LB<='0';
END IF;
IF Q1>="0010" AND Q1<="1011"THEN
IF LL="0000"THEN
LL<="1001";
for N in 1 TO 9 loop
LL<=LL-1;
end loop;
END IF;
END IF;
IF Q1>"1011" A

do...loop循环语句 VHDL语言中每条语句耗时是多少 ？ 在VHDL中IF语句与CASE语句的使用效果有何不同 在VB中，do...loop 和 while...wend 语句有什么不同？ 用do loop until语句编写 关于do......loop语句的疑问 关于vb 解释Do...Loop 语句 这个VHDL语句谁能帮我 解释一下 vhdl中COMPONENT是什么意思谢谢 Do……loop语句的一个问题