求VHDL语言编写的三人 表决器

来源：百度知道 编辑：UC知道 时间：2024/05/27 02:53:49
不要是网上流行的三种描述程序
想要不一样的方法
跪谢!!!

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY FOUR_OUT_FIVE_IN IS
PORT(D0,D1,D2,: IN STD_LOGIC;
OUT1: OUT STD_LOGIC
);
END FOUR_OUT_FIVE_IN;

ARCHITECTURE ART1 OF FOUR_OUT_FIVE_IN IS
SIGNAL INDATA:STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
INDATA<=D2&D1&D0;
IF((INDATA) >= 2)THEN
OUT1='1';
ELSE
OUT1='0';
END ART1;