vhdl 中 clk' event and clk=1 是什么意思？

来源：百度知道 编辑：UC知道 时间：2024/05/24 22:33:53
如题，
if(clk' event and clk='1') then
if (count1=9) then
count1<=0;
else count1<=count1+1;
是统计clk个数的 从0到9，
为什么波形显示count 是从clk高电平的中间开始计数而不是从上升沿就开始计数呢？
按你说的 上升沿计数了

我又发现一个新问题

每次编译后都要重新生成一下仿真表才能仿真，

为什么后仿真时不用生成仿真表就可以直接仿真呢

肯定是上升沿计数。。。。
你用的是什么软件
如果是quartus的话 估计你用的是后仿真。。加入了器件延时。。。。。。

你可以选择processing-->simulation tools-->simulation mode选择functional然后点击Generate functional simulation netlist 然后在点击start。。。再看看你的波形。。。就是上升沿计数了
一般FPGA设计都是先功能仿真（验证至少设计没有错误） 然后再后仿真。。。。

功能仿真是基于网络表的。。。Generate functional simulation就是生成网络表。。。。这个问题没办法 我也是编译后再点一次Generate functional simulation。。。。

或者你可以学学modelsim 这个软件使用很方便 还可以调试
主要quartus不能调试。。。。 不过你要学习边写测试程序 TCK

上升沿 电平从0到1的瞬间触发
这应该是分频用的吧 分之后频率是原来的1/10