UC知道求教modelsim中的一段程序（verilog）
来源：百度知道 编辑：UC知道 时间：2024/06/21 20:12:30
我是初学者，对Testbench刚有一点了解，这段Testbench使用Verilog写的，运行后发现没有输入输出，请问该怎么办？仿真的时候需要加入输入输出，但是这段代码运行后没有列出输入输出。
`timescale 1ns/1ns
module test;
reg
tclk,
tsw1；
wire
tled_d5;
sw_led T1
( tclk,
tsw1,
//output
tled_d5
);
always
#5 tclk=~tclk;
initial
begin
#10 tsw1=0;
#20 tsw1=1;
#60 tsw1=0;
#70 tsw1=1;
end
endmodule
这段测试程序编译正确，我想看波形文件，已经把波形界面调出来了，但是无法加入输入输出，也无法仿真，请问该怎么加入输入输出？
`timescale 1ns/1ns
module test;
reg
tclk,
tsw1；
wire
tled_d5;
sw_led T1
( tclk,
tsw1,
//output
tled_d5
);
always
#5 tclk=~tclk;
initial
begin
#10 tsw1=0;
#20 tsw1=1;
#60 tsw1=0;
#70 tsw1=1;
end
endmodule
这段测试程序编译正确，我想看波形文件，已经把波形界面调出来了，但是无法加入输入输出，也无法仿真，请问该怎么加入输入输出？
clk 没有定初值
initial
begin
tclk=0;
#10 tsw1=0;
#20 tsw1=1;
#60 tsw1=0;
#70 tsw1=1;
end
在波形窗口用 add --》wave
不知道你的tb保证你的dut正常reset没？
你根本都没写输出波形,
输出波形: wire XX=YY(元件名).zz(调用元件上的输出端口)